我正在用VHDL编写一个项目的顶层文件。我有一个问题-关于端口映射的问题。下面是我试图实现的代码的一部分，然后是上下文的描述。

generate_microfib:
for i in 0 to 5 generate
        fib: microfib
           Port Map ( 
           InL => SignalNumber(num(i)*2 + i), --Input Left
           OutR => SignalNumber(num(i)*2 + i+1) --Output Right
           );
end generate generate_microfib;

上面的代码创建了microfib的多个组件。微光纤具有输入端口和输出端口。我想做的是将当前创建的组件的左侧输入与之前创建的组件的右侧输出连接起来。我最初的想法是在端口映射中进行，但是VHDL语言并没有为for..generate语句中的计算提供太多选项。所以，我决定分两步来做。这意味着，我首先创建所需的组件，然后进行连接(通过将所需的信号设置为相等)。

因此，我的问题是:是否可以在函数中进行连接，例如，通过设置: SignalNumber(i)=SignalNumber(i-1)？我知道'<=‘运算符是可以接受的，而不是'=’，但我想向您展示的是，我的目标是使这两个信号相等，而不是将一个信号的值赋给另一个信号。

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